화웨이(Huawei)가 새로운 반도체 설계 노선으로 ‘타우 스케일링 법칙(Tau Scaling Law)’을 발표하며 신호 지연시간 단축을 목표로 하고 있다. 이번 발표는 5월 25일 상하이에서 열린 국제전기전자공학회 국제회로시스템심포지엄(ISCAS 2026)에서 허팅보(He Tingbo) 화웨이 반도체사업부 총재에 의해 이루어졌다. 화웨이는 지난 6년간 이 원칙을 기반으로 총 381종의 칩을 설계하고 양산해왔다는 설명이다.
타우 스케일링 법칙은 전통적인 트랜지스터 크기 축소 방식을 버리고, 신호가 소자와 회로, 칩, 시스템을 통과하는데 필요한 시간을 단축하는 대신 더욱 효과적으로 설계를 진행한다는 개념이다. 화웨이는 각 단계의 시간 상수인 타우(τ)를 낮추는 것이 성능, 에너지 효율, 그리고 트랜지스터 밀도를 높일 수 있다고 주장하고 있다.
이를 실현하기 위한 기술로는 ‘로직폴딩(Logic Folding)’이 언급되었다. 이는 회로 배치와 신호 경로를 최적화하여 주요 배선의 길이를 줄이고 데이터 전달 과정에서 발생하는 지연을 감소시키는 개념이다. 이러한 기술은 여러 단계에 걸쳐 디자인 원칙이 적용되어 있으며, 초기 적용 제품으로는 2026년 가을 출시될 예정인 기린(Kirin) 칩이 있다. 특히 이 칩은 로직폴딩 구조가 최초로 적용될 계획이다.
화웨이는 2031년까지 이 방법으로 설계된 고성능 칩의 트랜지스터 밀도를 14옹스트롬(Å), 즉 1.4나노미터 수준으로 끌어올리겠다는 목표를 설정하고 있다. 이는 실제 1.4나노미터 공정의 양산이 아니라 해당 밀도에 달하는 성능을 목표로 한다는 점에서 주목할 만하다.
이번 기술 노선은 중국 반도체 산업이 직면한 첨단 노광장비 접근의 한계를 고려한 것으로, 공정 미세화에서 벗어나 설계와 패키징을 통한 성능 향상에 중점을 두고 있다. 젠슨 황(Jensen Huang) 엔비디아 CEO는 이와 관련해 “화웨이에게는 중요한 돌파구”라고 언급하여, 화웨이가 공정 제약을 설계 기술로 극복하려는 시도에 대한 긍정적인 평가를 나타냈다.
다만 황 CEO는 칩 적층 및 3차원 패키징과 하이브리드 본딩 기술은 대만 TSMC가 10년 이상 발전시켜온 분야이므로, 화웨이의 접근 방식이 TSMC에 위협이 되지 않을 것이라 덧붙였다. 이런 맥락에서 화웨이의 기술이 기존 첨단 공정 경쟁을 대체한다고 보기는 어려울 것으로 전망된다.
한편, 사우스차이나모닝포스트에 따르면, 타우 스케일링 법칙이 실질적인 돌파구인지 혹은 과장된 주장인지에 대한 검증이 필요하다고 강조했다. 또한, 크립토 및 블록체인 시장과의 직접적인 연관성은 명확히 드러나지 않았으나, AI가 반도체의 수요와 제조 공정에 동시에 영향을 미치는 가운데 데이터센터용 연산 장비에 대한 공급 및 조달 비용이 블록체인 인프라에 간접적으로 연결될 수 있는 가능성도 존재한다.
